半导体新纪元：FlipFET挑战CFET，引领1nm及以下芯片未来

2025年，半导体行业正式迈入GAA时代，但新的挑战也随之而来。

随着GAAFET技术的广泛应用，其作为“逻辑芯片下一个大趋势”的光环逐渐褪色。三星在3nm工艺中已应用GAAFET技术，而台积电也宣布将在今年下半年大规模生产的2nm芯片中采用这一技术。

那么，在GAA之后，谁来接替其领导地位？按以往的技术路径，CFET（互补场效应晶体管）曾是下一代架构的标杆。然而，随着VLSI 2025的开幕，中国北京大学提出的FlipFET技术引起了全球范围内的轰动。

GAA之后，FlipFET崛起

五十多年来，半导体行业一直遵循一个简单的公式：缩小晶体管尺寸，增加单位晶圆上的晶体管数量，从而带来性能飙升和成本骤降。在2D晶体管时代，FinFET曾是主导者。

然而，随着栅极长度逼近20nm门槛，传统平面MOSFET的电流控制能力急剧下降，漏电率上升，逐渐走向末路。自16/14nm起，FinFET成为主流选择，但在步入5nm后，它开始面临鳍片稳定性、栅极宽度限制及静电问题等挑战。

进入3nm时代后，三星率先应用GAAFET技术，而台积电则计划在2nm制程中投入应用。至于再下一代的三维晶体管结构，IMEC于2018年提出的CFET被认为是一个有力竞争者。

CFET的突破与挑战

CFET通过将不同导电沟道类型（N-FET和P-FET）的GAA器件在垂直方向进行高密度三维单片集成，突破了传统N/P-FET共平面布局间距的尺寸限制。然而，CFET也面临着制造复杂度高的挑战。

相比之下，FlipFET技术的出现为半导体行业带来了新的希望。FlipFET采用“双面有源区 + 倒装 + 背靠背自对准”设计，避免了CFET的多层对齐难题，同时提高了器件的性能和功耗效率。

FlipFET的优势与创新

FlipFET技术的最大亮点在于其独特的双面布局和自对准技术，这使其在某些方面优于CFET。例如，FlipFET的天然双面布局隔离了n/p器件的漏极，避免了漏电流路径的增加；其自对准技术和背面光刻校正技术将关键对准误差控制在可接受范围内；此外，FlipFET的低温流程允许保留成熟的铜互连技术。

北京大学黄如院士团队在VLSI 2025上公布了新一代三维晶体管结构“倒装堆叠晶体管（Flip FET, FFET）”，首次实现了8层晶体管的三维垂直集成。这一突破性成果被业界视为延续摩尔定律的最具潜力方案之一。

1nm及以下芯片的未来

FlipFET与CFET技术将被用于未来更为尖端的埃米级制程工艺。台积电计划在2030年达到A10节点，即1nm制程芯片。届时，采用台积电3D封装技术的芯片晶体管数量将超过1万亿个。

英特尔也雄心勃勃地计划在2025年开始大规模生产基于18A制程技术的处理器。IBM则正在与日本Rapidus公司合作开发1纳米以下芯片。

这些技术进展表明，半导体行业正在不断突破技术边界，为未来的计算设备带来前所未有的性能和效率提升。