半导体技术新纪元：FlipFET崛起，接棒GAA引领未来芯片革命

2025年，半导体行业正式迈入GAA（全环绕栅极）时代，这一突破性技术为芯片性能提升开启了新篇章。

随着GAAFET技术的广泛应用，曾经被誉为“逻辑芯片下一个大趋势”的光环逐渐消退，行业开始探索更先进的解决方案。

三星已在3nm制程中率先部署GAAFET技术，台积电也宣布将在今年下半年量产的2nm芯片中采用该技术，推动半导体制造向前迈进。

那么，GAA之后，谁将接棒成为下一代技术标杆？此前，CFET（互补场效应晶体管）被公认为未来架构的领导者。但随着VLSI 2025的召开，中国北京大学提出的FlipFET技术引发了更大轰动，有望重新定义技术路径。

GAA之后，谁来接棒？

五十多年来，半导体行业一直遵循一个简单法则：缩小晶体管尺寸，在晶圆上集成更多晶体管，从而实现性能飞跃和成本下降。

在2D晶体管时代，FinFET技术扮演了关键角色。

在此之前，平面MOSFET是主流，但当栅极长度逼近20nm时，电流控制能力急剧下降，漏电率攀升，传统平面MOSFET走到尽头。

2011年，英特尔率先将FinFET技术商业化，应用于22nm制程，显著提升性能并降低功耗。随后，台积电、三星等厂商跟进，FinFET技术大放异彩。此后，为持续优化晶体管性能并减小面积，FinFET架构不断改进，从16/14nm起成为行业标准。

进入5nm制程后，FinFET面临鳍片稳定性、栅极宽度限制和静电问题等挑战，通过修补勉强支撑了两个节点。

在3nm时代，三星率先应用GAAFET技术，台积电则相对保守，计划在2nm制程中引入。

对于下一代三维晶体管结构，IMEC于2018年提出的CFET被视为有力竞争者，有望进一步推动微缩。

为什么需要CFET？

为什么CFET成为焦点？以下图片揭示了关键原因。

随着CMOS技术持续微缩，缩放逻辑已从单纯缩小器件间距（如栅极间距、金属间距），转向“间距微缩+轨道优化”的复合模式。在这种新逻辑下，为适配轨道密度提升带来的布局约束，同时平衡性能与功耗，减少鳍片数量成为必要选择。

然而，如图1所示，随着鳍片数量减少，整体性能也会下降。

图1.标准单元缩放

图2显示，通过从FinFET转向堆叠水平纳米片（HNS），可以通过更宽的纳米片堆叠和垂直堆叠多个纳米片来改善或恢复性能。图3展示，但正如在FinFET中看到的那样，纳米片缩放最终会导致性能下降。

图2.纳米片的优势

图3.纳米片缩放限制

如图4，CFET将不同导电沟道类型（N-FET和P-FET）的GAA器件在垂直方向进行高密度三维单片集成。相较于FinFET与GAAFET，CFET突破了传统N/P-FET共平面布局间距的尺寸限制，可将逻辑标准单元尺度微缩到4-T（Track）高度，同时将SRAM单元面积减少40%以上。

图4.CFET堆叠方式

如图5，CFET再次重置了缩放约束，因为nFET和pFET是垂直堆叠的，器件之间的n-p间距变为垂直而非水平，这使得设计更灵活。

图5.CFET改进的缩放比例

图6比较了HNS和CFET性能与单元高度的关系，凸显了CFET的显著优势。

图6.HNS与CFET性能与单元高度比较

根据IMEC此前公布的技术路线图，凭借CFET，芯片工艺技术有望在2032年进化到5埃米（0.5nm），2036年实现2埃米（0.2nm）。台积电、三星、英特尔等巨头均在实验室中对CFET进行预研开发。

如今FlipFET引发广泛关注，部分原因在于其技术优势，甚至可能超越CFET。

FlipFET，优于CFET

在去年6月的VLSI 2024上，北京大学吴恒研究员-黄如院士团队首次提出FlipFET技术。

在今年的VLSI 2025上，黄如院士团队公布了新一代三维晶体管结构“倒装堆叠晶体管（Flip FET, FFET）”，首次实现8层晶体管的三维垂直集成，单位面积逻辑密度较传统FinFET提升3.2倍，功耗降低58%。这一突破性成果被业界视为延续摩尔定律的最具潜力方案之一。

FlipFET与CFET技术存在根本差异。

FFET技术的最大亮点之一在于其独特的“双面有源区+倒装+背靠背自对准”设计。

CFET是将n型和p型晶体管垂直堆叠在同一晶圆上，共享同一栅极实现互补功能。这种设计虽能大幅缩小面积，但需要在同一晶圆上完成多层材料的精确对齐，制造复杂度极高。

不同于CFET依赖复杂的晶圆正面层叠工艺，FFET先在晶圆正面制造n型晶体管（如FinFET NMOS），再通过键合另一晶圆并翻转减薄，在背面制造p型晶体管（如FinFET PMOS）。这种结构无需垂直堆叠，而是通过物理翻转实现n/p器件的空间分离，从根本上避免了CFET的多层对齐难题。

那么，FlipFET破解了哪些CFET面临的“老大难”问题？

第一，CFET的垂直堆叠易导致漏电流路径增加，而FlipFET的双面布局天然隔离了n/p器件的漏极，降低了漏电风险。

第二，CFET的垂直堆叠需要极高的层间对齐精度，任何偏差都会导致电阻激增。FlipFET通过自对准有源区和背面光刻校正技术，将关键对准误差控制在可接受范围内。

第三，CFET的高温工艺限制了金属互连材料的选择，而FlipFET的低温流程允许保留成熟的铜互连技术，简化制造。

第四，CFET的固定堆叠结构难以适应不同应用场景，而FlipFET支持“渐进式创新”，不仅适用于Fin结构堆叠，还兼容下一代GAA纳米片，拓展性强。

FlipFET技术备受关注意味着：在半导体领域，集成电路不仅可以在正面形成，还可以在背面形成的时代即将到来。

无独有偶，在IEDM2024 Press Kit中，台积电的论文《Paper 2.5, TSMC’s Fully Functional Monolithic CFET Inverter at 48nm Gate Pitch》也引入了双面供电与双面信号互连概念，并实验展示了晶圆键合和翻转技术的可行性，证明了FlipFET涉及的极致晶圆减薄和双面光刻技术的可行性。

不过，从技术思路看，二者存在根本差异：现有正面CFET加背部互连方式延续了晶圆键合的传统三维集成，而FFET更倾向于等效利用晶圆的双面集成空间，拓展了器件与互连布局的适用范围，理论上具备与平面集成一样的技术迭代能力，等同于三维版的等比例缩小法则。

研究团队已在硅片上演示FlipFET，并进一步模拟创新设计，如具有自对准栅极的FlipFET、使用叉片并在隔离墙内嵌入电源轨的FlipFET，甚至将FlipFET概念应用于具有高纵横比过孔的单片CFET，以实现4堆叠晶体管设计。

当FlipFET技术细节公开时，它不仅代表一项成果亮相，更意味着中国在先进逻辑器件领域长期“跟跑”态势被打破，全球半导体科研话语体系里从此有了更清晰的中国表达。这也引发台积电、英特尔等巨头高度关注。台积电研发总监指出，该技术“重新定义了三维集成的技术边界”。

1nm及以下芯片，在路上了

FlipFET与CFET技术将被用于未来更为尖端的埃米级制程工艺。暂且不说0.5nm，距离最近的1nm制程，还需要多久才能到来？

此前数据显示，台积电计划在2027年达到A14节点，2030年达到A10节点，即1nm制程芯片。届时，采用台积电3D封装技术的芯片晶体管数量将超过1万亿个，而采用传统封装技术的芯片晶体管数量将超过2000亿个。

相比之下，采用4nm制程和传统芯片封装路径的GH100只有800亿个晶体管。

今年2月，市场消息称台积电正计划在中国台湾台南建设一座拥有最先进1nm工艺节点制程技术产线的晶圆厂。据悉，这座新建的晶圆25厂将专注于生产12吋晶圆，工厂规模足够容纳6条产线。台积电已向南部科学园区管理处提交相关计划，并透露初步产线配置。预计晶圆25厂的P1至P3产线将布置1.4nm制程技术，而P4至P6产线则将设置更先进的1nm制程技术。

不过在台积电的1nm制程中，应该不会用到CFET工艺。毕竟在2nm制程中，台积电才刚刚用上GAA技术。

英特尔也雄心勃勃，计划在2025年开始大规模生产基于18A制程技术的处理器。如果18A能够通过英伟达、博通等设计厂商的验证测试，英特尔将大大提升自身市场竞争力。英特尔官网显示，基于Intel 18A制程节点打造的首批产品——AI PC客户端处理器Panther Lake和服务器处理器Clearwater Forest，其样片现已出厂、上电运行并顺利启动操作系统。

英特尔18A制程采用了RibbonFET环绕栅（GAA）晶体管技术，相比此前的FinFET技术实现重大飞跃，不仅改进了栅极静电，单位封装的宽度更高，单位封装的寄生电容也更小，灵活性也更高。

英特尔的目标是在2025年将Intel 18A推向市场。根据外部预测，18A进入量产预计在2025年年中，上市则可能要等到今年下半年。

IBM正寻求与日本Rapidus公司建立长期合作伙伴关系，共同开发1纳米以下芯片。在2纳米合作基础上，IBM已向Rapidus位于北海道的工厂派遣工程师，标志着两家公司在追求下一代半导体生产以及日本加大对芯片创新投资的背景下，双方合作关系将更加深入。