3D NAND闪存技术演进：从电荷陷阱单元到z间距缩放的创新路径

自从20世纪80年代末期进入存储器市场以来，NAND闪存已经彻底革新了海量数据的存储与访问方式。

这种专门针对高密度数据存储设计的非易失性存储技术，几乎渗透到电子领域的每个角落，从智能手机到数据中心，无处不在。它广泛应用于大多数可移动及便携式存储设备，如SD卡和U盘。近年来，3D NAND在人工智能的爆发式增长中也发挥了关键作用，为训练AI模型所需的海量数据提供了高效的存储解决方案。

随着数据存储需求的急剧膨胀，芯片制造商正争相提升NAND闪存的存储单元密度（以每平方毫米千兆比特为单位），同时降低每比特成本。十多年前，半导体行业从二维NAND转向三维NAND，以突破传统存储器尺寸微缩的局限。近年来，企业通过增加每个芯片的存储单元层数以及每个单元的存储比特数（商用NAND闪存最高已达四比特）来提升存储密度。

其中一项关键进步是从浮栅晶体管转向电荷陷阱单元。浮栅技术将电荷存储在导体中，而电荷陷阱单元则将电荷捕获在绝缘体内。这降低了存储单元之间的静电耦合，从而改善了读写性能。此外，由于电荷陷阱单元的制造尺寸更小，也为实现更高存储密度开辟了道路。

但随着3D NAND技术不断逼近物理极限，半导体行业正转向多种新技术，以更紧密地排列存储单元——不仅在横向，也在纵向。imec开发的几项创新技术实现了垂直方向的扩展，同时确保存储器性能与可靠性不受损：气隙集成与电荷陷阱层分离。

电荷陷阱单元内部：3D NAND的基本构建模块

半导体行业计划在未来几年将全环栅或纳米片晶体管应用于逻辑芯片。但GAA架构早已在3D NAND闪存领域广泛应用，成为高密度数据存储的核心。在这种三维架构中，存储单元堆叠成垂直链，并通过水平字线进行寻址。

在大多数情况下，电荷陷阱单元充当3D NAND中的存储器件。该存储单元类似于MOSFET，但在晶体管的栅极氧化层内嵌入了一层薄薄的氮化硅。这使得栅极氧化层转变为一种称为氧化物-氮化物-氧化物堆叠的半导体材料层，其中各层分别用作阻挡氧化层、捕获氮化物层和隧道氧化层（图1）。

1. 该图展示了具有氧化物-氮化物-氧化物栅极介质和有限数量字线的3D NAND GAA架构，其中包含一串垂直电荷陷阱单元。

当栅极施加正偏置电压时，沟道区的电子会隧穿氧化硅层并被捕获在氮化硅层中。这会提高晶体管的阈值电压。可以通过在源极和漏极之间施加电压来检测存储单元的状态。如果电流流过，表示没有电子被捕获，存储单元处于“1”状态。如果没有测到电流，则存储单元处于“电子被捕获”状态，对应“0”。

电荷陷阱单元采用GAA垂直沟道方法在3D NAND结构中实现。想象一下将平面晶体管旋转90度，此时垂直导电沟道被栅堆叠结构环绕。

GAA沟道的制造过程始于将导体和绝缘层交替堆叠。接着，使用先进干法刻蚀工具向下钻孔，形成圆柱形孔。最后，在孔的侧壁上交替沉积氧化硅和氮化硅层，多晶硅晶体管沟道位于所有层的中心。这种结构常被称为“通心粉沟道”。

下一代3D NAND：单元堆叠与单元缩放

未来几年，存储器行业将把基于GAA的3D NAND闪存路线图推向最终极限。

如今，主流厂商正在推出由超过300层氧化物/字线堆叠而成的3D NAND闪存芯片（图2）。预计到2030年，这一数字将进一步提升，达到1000层，相当于约100 Gbit/mm²的存储容量。挑战在于如何在30微米厚的堆叠层中保持字线直径基本一致。然而，在如此小的空间内维持所有部件的均匀性，会不断增加工艺复杂性和成本，对高堆叠沉积和高深宽比刻蚀工艺提出更高要求。

2. 这张3D NAND闪存图突出了相邻字线之间的z间距。

为配合堆叠更多层数，半导体公司正投资开发多种配套工具以提高3D NAND的存储密度。这些“扩展加速器”包括增加每个单元的比特数和减小GAA单元的xy间距。除了比特密度和单元密度的提升，企业还在采取措施提高存储阵列的面积效率。

另一种提升存储容量的方法是层叠技术，即将闪存器件彼此堆叠，以增加总层数。在3D NAND闪存中，存储单元串联形成一条链，这是通过交替堆叠绝缘层和导体层并钻孔实现的。单元堆叠过程可重复两到三次——未来甚至可能四次——从而在每个芯片上创建更长的链。每个单元堆叠有时被称为一个“层”。

通过将大量存储单元堆叠起来，并将各层层叠以创建更高的3D NAND芯片，企业无需一次性制造所有层即可增加总层数。例如，企业可组装250层存储单元，然后将其中四层堆叠成一个拥有1000层的3D NAND芯片。主要挑战在于如何在多层存储芯片上蚀刻足够深的孔，并均匀填充这些孔。

此外，一些公司正将底层逻辑从NAND阵列中分离，并以称为CMOS键合阵列的配置重新集成到NAND阵列上。在这种配置中，CMOS芯片在单独硅晶圆上制造，然后使用先进封装技术（特别是混合键合）将其连接到NAND阵列。CbA是CMOS下置阵列的下一个发展阶段，在CuA中，NAND芯片在同一单片工艺中直接制造在CMOS芯片上。

展望未来，各公司正考虑将多个存储阵列键合到单个CMOS晶圆上，作为分层堆叠的替代方案——甚至将多个阵列晶圆键合到多个CMOS上。

为控制不断上涨的制造成本，imec与其他半导体企业也在积极探索垂直或“z间距”缩放技术，以减小氧化层和字线层的厚度。这样一来，就能以可控成本堆叠更多存储层。

3D NAND闪存Z间距缩放的优缺点

缩小存储层之间的间距对于持续降低下一代3D NAND成本至关重要。相邻字线之间的间距约为40纳米，而z轴间距缩放旨在进一步减小堆叠结构中字线层和氧化硅层的厚度。这样，在堆叠高度每增加一微米的情况下，就可以增加存储层数，从而提升存储单元数量，最终降低成本。

然而，若不进行优化，z轴间距缩放会对存储单元的电性能产生负面影响。这可能导致阈值电压降低、亚阈值摆幅增大以及数据保持能力下降。此外，它还会增加对存储单元中存储的数据进行编程和擦除所需的电压，这必然会增加功耗、降低存储单元速度，并可能导致相邻单元间栅极介质的击穿。

这些效应可追溯到两种物理现象，当记忆细胞被挤压得更近时，这两种现象会变得更加明显：细胞间干扰和横向电荷迁移。

当字线层厚度减小时，电荷陷阱晶体管的栅极长度也相应缩短。结果，栅极对沟道的控制能力逐渐减弱，从而促进了不同单元之间的静电耦合。

除了单元间的相互干扰外，存储单元在垂直方向上的缩小还会导致横向电荷迁移：存储单元内部捕获的电荷往往会从垂直的SiN层中迁移出来，从而影响数据保持。

电荷陷阱单元有两个几何方向：z和xy。电荷可以从存储单元沿这两个方向泄漏。电荷会沿xy方向通过栅极中的隧道和/或阻挡氧化物逸出单元，同时也会沿z方向逸出，最终进入相邻单元内部或过于靠近相邻单元。这是由于横向电荷迁移造成的，随着单元垂直尺寸的缩小和彼此距离的减小，横向电荷迁移变得更加显著。

接下来，我们将讨论能够解决这些缺点的技术推动因素，使研究人员能够为未来几代3D NAND闪存解锁z间距缩放。

字线间：利用气隙减少Cell干扰

在相邻字线之间集成气隙是解决单元间干扰问题的一种潜在方案。这些气隙的介电常数低于栅极间介质，从而降低了存储单元之间的静电耦合。这种技术已广泛应用于平面二维NAND闪存架构中。但是，将气隙集成到高硅氧化物/字线堆叠结构中则更具挑战性。

为克服这些复杂性，imec在2025年IEEE国际存储器研讨会上提出了一种独特的集成方案，该方案能够精确控制字线之间的气隙位置。

在3D NAND存储器中，薄层氧化硅被放置在存储单元的栅极内部——作为“栅极介质”，将字线与晶体管沟道隔开——以及不同存储单元的字线之间——作为“栅极间介质”，将相邻单元彼此隔开（图3）。栅极介质构成ONO堆叠结构的隧道层和阻挡层，并包围着电荷陷阱SiN层。

3. 图中所示为气隙的3D集成工艺流程，以及气隙的透射电子显微镜和能量色散X射线光谱图像。

因此，氧化硅不仅存在于每个存储单元内部，也存在于单元之间。由于3D NAND存储单元的制造工艺，栅极介质从一个单元连续延伸到另一个单元，并在相邻存储单元之间的空间与栅极间介质相交。imec认为这是放置气隙的理想位置。然而，以目前的工艺技术而言，去除单元之间的电荷陷阱SiN层仍然是一个巨大挑战。

在imec，我们找到了一种无需从存储单元中切割SiN即可集成气隙的新方法。这项创新通过在沉积ONO堆叠层之前对栅间氧化硅进行凹陷，从存储孔区域内部引入气隙。气隙与字线自对准，从而实现非常精确的放置。该方法还具有潜在的可扩展性，而这正是其他已提出解决方案的主要问题。

结果表明，带有气隙的器件比不带气隙的器件对相邻单元的干扰更不敏感。这一结论是通过在未选栅极上施加所谓的“通电压”时，带气隙器件的阈值电压偏移更小而得出的（图4）。该结果是在一个测试器件上获得的，该器件具有有限的字线层，间距为30 nm，存储孔直径为80 nm。

4. 带气隙和不带气隙的电荷陷阱器件在不同通过电压下的阈值电压变化。

imec的研究人员还研究了气隙对内存性能和可靠性的影响。结果表明，气隙不会影响内存运行，其耐久性可达1000次编程/擦除循环，与没有气隙的器件相当。

基于这些结果，孔侧气隙集成被认为是实现未来z轴间距缩放的关键步骤。

电荷陷阱切割：它在闪存未来发展中的地位

imec已经证明，在栅极间介电层中引入气隙是可行的。然而，目前存储单元中的这些空腔仅止于阻挡氧化层之前。如果我们能够更深入地钻入存储单元，将气隙引入到阻挡氧化层和电荷陷阱层区域，又会如何呢？

我们在仿真中测试了该方法，结果表明，这种电荷陷阱层分离可以增大存储单元的存储窗口（图5）。此外，电荷陷阱切割还可以防止存储单元中捕获的电荷沿氧化层/字线堆叠高度方向从上到下的SiN线横向迁移。

5. 连续栅堆叠与具有电荷陷阱层切割和气隙集成的栅堆叠之间的区别。

数据存储在闪存单元中，方法是将阈值电压编程为不同的电平。要存储一位数据，单元需要两个电平。要存储两位数据，单元需要四个电平。随着位数的增加，所需的电压电平数也随之增加。

有必要增加阈值电压的总范围或减小相邻电平之间的间隔。但是，当这些电压电平距离过近时，区分它们就变得更加困难。通过增加存储窗口，电荷陷阱削减技术可以帮助每个存储单元实现更多电平，从而存储更多位数。

但在3D NAND闪存中集成电荷陷阱切割并非易事，因为它需要对极深且狭窄的孔壁进行定向蚀刻和沉积。对于这种结构，用于2D NAND闪存的技术工具箱已不再适用。目前，imec正与其供应商合作开发新技术，以实现可控的电荷陷阱切割。

一旦电荷陷阱层可以被中断，imec打算将其与气隙集成方案结合起来，为z间距缩放挑战提供完整且可扩展的解决方案。

揭开3D NAND闪存的复杂性

随着半导体行业竞相在更小的空间内存储更多数据，3D NAND闪存的Z轴间距缩小正成为控制因存储层数增加而产生的成本的关键。凭借其长期积累的加工技术专长和强大的设备供应商生态系统，imec正在开发支持大幅缩小Z轴间距并同时保持存储器运行和可靠性的关键技术：气隙集成和电荷陷阱消除。

与此同时，传统电荷陷阱单元架构带来的收益开始放缓，存储器密度的提升可能在本十年末之前就会趋于平缓。因此，研究人员正在认真研究更具创新性的单元架构，以推动存储器发展路线图在2030年以后继续保持领先地位。一种提出的3D方案重新构想了整个布局，将存储单元的导电通道水平排列而非垂直排列。

另一种方案用沟槽式架构连接电荷陷阱存储单元，而不是将单元集成到圆形GAA几何结构中，这有望大幅提高比特存储密度。

所有这些发展表明，正在研发中的几项技术将使存储器行业能够逐步迈向100 Gb/mm²的数据存储——这一需求主要由云计算和人工智能应用驱动。