3D NAND闪存：挑战与创新的存储技术革命

自20世纪80年代末引入存储器市场以来，NAND闪存以其高密度和可靠性，彻底改变了数据存储的格局。

NAND闪存广泛应用于电子市场的各个角落，从智能手机到数据中心，无处不在。它不仅是SD卡和U盘等可移动存储设备的基石，还在人工智能的蓬勃发展中扮演了关键角色，为训练AI模型提供了高效的数据存储方案。

随着数据存储需求的激增，芯片公司正致力于提高NAND闪存的存储单元密度（以每平方毫米千兆比特(Gb/mm²)为单位），同时降低每比特成本。十多年前，半导体行业从二维NAND转向三维NAND，以克服传统存储器尺寸缩减的限制。近年来，各公司通过增加每个芯片的存储单元层数和每个单元的存储比特数（商用NAND闪存最高可达四比特）来提高存储密度。

其中一项关键进展是从浮栅晶体管向电荷陷阱单元的转变。浮栅技术将电荷存储在导体中，而电荷陷阱单元则将电荷存储在绝缘体中。这降低了存储单元之间的静电耦合，从而提高了读写性能。此外，由于电荷陷阱单元的制造尺寸比浮栅晶体管更小，也为更高的存储密度铺平了道路。

然而，随着3D NAND技术不断逼近物理极限，半导体行业正探索多种新技术，以更紧密地排列存储单元——不仅是横向，还有纵向。imec开发的几项创新技术实现了垂直方向的扩展，同时不牺牲存储器的性能和可靠性：气隙集成和电荷陷阱层分离。

电荷陷阱单元：3D NAND的基本构建模块

半导体行业计划在未来几年内将全环栅（GAA）或纳米片晶体管应用于逻辑芯片。但GAA架构已广泛应用于3D NAND闪存领域，成为高密度数据存储的主力军。在这种3D架构中，存储单元堆叠成垂直链，并通过水平字线进行寻址。

在大多数情况下，电荷陷阱单元充当3D NAND中的存储器件。该存储单元类似于MOSFET，但它在晶体管的栅极氧化层内嵌入了一层薄薄的氮化硅（SiN）。这使得栅极氧化层变成了一种称为氧化物-氮化物-氧化物（ONO）堆叠的半导体材料层，其中各层分别用作阻挡氧化层、捕获氮化物层和隧道氧化层（图1）。

图1：该图展示了一个3D NAND GAA架构，它包含一串垂直的电荷陷阱单元，这些单元具有氧化物-氮化物-氧化物 (ONO) 栅极介质和有限数量的字线 (WL)。

当栅极施加正偏置电压时，沟道区的电子会隧穿氧化硅层并被捕获在氮化硅层中。这会提高晶体管的阈值电压。可以通过在源极和漏极之间施加电压来测量存储单元的状态。如果电流流过，则表示没有电子被捕获，存储单元处于“1”状态。如果没有测量到电流，则存储单元处于所谓的“电子被捕获”状态，对应于“0”。

电荷陷阱单元采用GAA垂直沟道方法在3D NAND结构中的实现令人惊叹。想象一下将平面晶体管旋转90度，此时垂直的导电沟道被栅堆叠结构包围。

GAA沟道的制造过程首先是将导体（硅，用作字线）和绝缘层（氧化硅，用于分隔字线）交替堆叠。接下来，使用先进的干法刻蚀工具向下钻孔，形成圆柱形孔。最后，在孔的侧壁上交替沉积氧化硅和氮化硅层，多晶硅晶体管沟道位于所有层的中心。这种结构通常被称为“通心粉沟道”（macaroni channel）。

下一代3D NAND：单元堆叠和单元缩放

未来几年，存储器行业将把基于GAA的3D NAND闪存路线图推向其最终极限。

如今，主流厂商正在推出由超过300层氧化物/字线堆叠而成的3D NAND闪存芯片（图2）。预计到2030年，这一数字将进一步增加至1000层，相当于约100 Gbit/mm²的存储容量。挑战在于如何在30微米厚的堆叠层中保持字线直径基本一致。

图2：这张3D NAND闪存图突出了相邻字线之间的z间距。

为了配合堆叠更多层数，半导体公司正在投资开发多种配套工具来提高3D NAND的存储密度。这些“扩展加速器”包括增加每个单元的比特数和减小GAA单元的xy间距（横向扩展）。除了比特密度和单元密度的提升之外，各公司还在采取措施来提高存储阵列的面积效率。

另一种提升存储容量的方法是层叠技术，即将闪存器件彼此堆叠以增加总层数。在3D NAND闪存中，存储单元串联形成一条链，这是通过交替堆叠绝缘层和导体层并在其上钻孔来实现的。单元堆叠过程可以重复两到三次——未来甚至可能重复四次——从而在每个芯片上创建更长的链。每个单元堆叠有时被称为一个“层”。

Z间距缩放：挑战与解决方案

缩小存储层之间的间距对于持续降低下一代3D NAND的成本至关重要。相邻字线之间的间距约为40纳米，而z轴间距缩放的目的是进一步减小堆叠结构中字线层和氧化硅层的厚度。这样，在堆叠高度每增加一微米的情况下，就可以增加存储层数，从而增加存储单元的数量，最终降低成本。

然而，若不进行优化，z轴间距缩放会对存储单元的电性能产生负面影响。这可能导致阈值电压降低、亚阈值摆幅增大以及数据保持能力下降。此外，它还会增加对存储单元中存储的数据进行编程和擦除所需的电压，这必然会增加功耗、降低存储单元的速度（RC延迟），并可能导致相邻单元间栅极介质的击穿。

气隙集成：减少Cell干扰的新途径

在相邻字线之间集成气隙是解决单元间干扰问题的一种潜在方案。这些气隙的介电常数低于栅极间介质，从而降低了存储单元之间的静电耦合。这种技术已广泛应用于平面二维NAND闪存架构中。

为了克服在3D NAND存储器中集成气隙的挑战性，imec提出了一种独特的集成方案。

图3：图中所示为气隙的3D集成工艺流程以及气隙的透射电子显微镜(TEM)和能量色散X射线光谱(EDS)图像。

imec的研究人员还研究了气隙对内存性能和可靠性的影响。结果表明，气隙不会影响内存运行，其耐久性可达1000次编程/擦除循环。

电荷陷阱切割：未来可能的突破

除了气隙集成外，另一项关键技术是电荷陷阱切割。仿真结果显示，这种技术可以增大存储单元的存储窗口。

图5：连续栅堆叠与具有电荷陷阱层切割和气隙集成的栅堆叠之间的区别。

展望：创新的未来

随着半导体行业在更小的空间内存储更多数据的竞赛愈演愈烈，Z轴间距缩小正成为控制因存储层数增加而产生的成本的关键。

与此同时，研究人员正在探索更具创新性的单元架构以推动存储器发展路线图在2030年以后继续保持领先地位。这些发展表明，正在研发中的几项技术将使存储器行业能够逐步迈向100 Gb/mm²的数据存储——这一需求主要由云计算和人工智能应用驱动。