台积电CFET技术新突破：引领未来半导体发展

在最近结束的IEDM 2025大会上，台积电首次展示了其下一代晶体管技术——互补场效应晶体管（CFET）集成电路的运行情况。

根据IEDM官方此前的预告，台积电在此次大会宣布了两项重要里程碑：首款全功能101级3D单片CFET环形振荡器（RO）以及全球最小的6T SRAM位单元，该位单元兼具高密度和高电流设计。

基于先前基于纳米片的单片CFET工艺架构，台积电研究人员引入了新的集成特性，进一步将栅极间距缩小至48nm以下，并在相邻FET之间采用纳米片切割隔离（NCI）技术，以及6T SRAM位单元内采用对接接触（BCT）互连技术实现反相器的交叉耦合。电学特性分析对比了两种环形振荡器布局，重点展示了6T位单元对性能及稳健SRAM器件指标的影响。

这些进展标志着CFET开发的关键性转变，从器件级优化迈向电路级集成。

台积电新进展

CFET是一种通过垂直堆叠n沟道FET和p沟道FET（CMOS器件的基本组件）以提高晶体管密度的技术，理论上与当前最先进的纳米片FET（NSFET）相比，晶体管密度可提高近一倍。

然而，技术难度已接近极限。纳米片场效应晶体管（FET）的制造本身已十分困难，而CFET的制造难度因垂直堆叠而进一步增加。

迄今为止，CFET的研发成果仅限于单个晶体管。去年IEDM会议上，台积电公布了CFET反相器元件（用于反转逻辑值的元件）的原型设计和运行结果。

台积电的Yuh-Jier Mii博士在IEDM 2024的演讲中探讨了从FinFET到NSFET再到CFET架构的演变。他解释称，与纳米片器件相比，CFET器件的密度提高了1.5到2倍，有望推动摩尔定律的扩展。他还介绍了台积电为实现CFET技术所做的工作，并展示了当时业界首款、最小的48nm间距CFET反相器。

Yuh-Jier Mii表示，台积电在IEDM 2024的演示是CFET技术发展的重大里程碑，将助力未来技术的规模化发展。而最新的研发成果正是在此基础上的延续。

台积电制作了两种集成电路原型：环形振荡器和SRAM单元。环形振荡器的规模很大，包含800到1000个晶体管。

环形振荡器由一个使能NAND逻辑元件（环形振荡器输出的反馈元件）和100个反相器元件组成，形成101级环形振荡器。其工作电压范围为0.5V至0.95V。随着电源电压升高，振荡频率增大且波动减小。具体数值未公开。

SRAM单元采用标准的六晶体管电路配置，制作了两类原型：优先考虑存储密度的HD（高密度）型和优先考虑性能（驱动电流）的HC（高电流）型。两者均验证可正常工作。HD型单元面积比采用几乎相同设计规则的NSFET单元小30%。若采用CFET技术，HD型单元面积比HC型小20%，但HC型单元的读取电流是HD型的1.7倍。

SRAM单元电路具有“交叉耦合”的独特连接方式，需通过BCT互连上、下FET。

原型HD型SRAM单元的工作电压范围为0.3V至1.0V。当电源电压为0.75V时，读取静态噪声容限（RSNM）为135mV，读取电流为17.5μA，写入容限（WM）为265mV。该SRAM单元参数尚未优化，仍有改进空间。

CFET技术在逻辑和存储器领域实现实际应用的目标时间是2030年代。目前开发的集成电路仍处于初级阶段，距离实际应用还有很长的路要走。

Yuh-Jier Mii在IEDM 2024年报告称，采用二维沟道材料的晶体管也取得了显著进展。台积电首次展示了与N2技术类似的堆叠纳米片结构中的单层沟道晶体管的电性能。此外，还开发了一种匹配良好的N沟道和P沟道器件、工作电压为1V的反相器。

展望未来，台积电还计划继续开发新的互连技术以提升性能。对于铜互连，计划采用新的过孔方案来降低电阻和耦合电容。此外，还在研发新的铜阻挡层以降低铜线电阻。

除铜之外，正在研发具有气隙的新型金属材料以进一步降低电阻和耦合电容。插层石墨烯是另一种前景看好的新型金属材料，有望显著降低互连延迟。

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