存储技术革新：迎接AI算力挑战

前言

近年来，随着AI与高性能计算的迅猛发展，计算需求正呈指数级增长。从ChatGPT的横空出世到Sora的视觉震撼，大规模AI模型不仅在参数规模上膨胀，对计算能力的需求也呈惊人的增长趋势。

然而，在这繁荣的背后，一个严峻的挑战正浮现——“存储墙”。从千亿参数的大语言模型到边缘端的智能终端，各类应用对存储器的性能、功耗、面积（PPA）提出了前所未有的严苛要求。传统存储器技术难以满足系统能效优化需求，巨大的性能缺口正制约AI芯片潜力的发挥。

台积电作为全球半导体制造的领导者，在2025年的IEDM教程中明确指出：未来AI与高性能计算芯片的竞争，将是内存子系统性能、能效与集成创新的较量。本文将基于台积电的技术蓝图，探讨面向AI计算的高速嵌入式存储器的技术演进、当前挑战与未来融合趋势。

AI算力狂奔下，存储“带宽墙”成核心痛点

AI模型的进化史，堪称对算力与存储的极限压榨。从早期的AlexNet到如今的GPT-4、Llama2、PaLM，模型参数从百万级跃升至万亿级。然而，根据经典的Roofline Model，任何计算系统的最终性能，都由其峰值算力和内存带宽共同决定。

因此，这种爆发式增长的计算需求不仅对处理器性能提出挑战，更将存储器推向了技术变革的前沿。存储器带宽、延迟、能耗与密度成为决定AI/HPC系统整体性能的核心要素。计算性能的增长速度与存储器带宽的提升速度严重失衡，形成了制约系统性能的“带宽墙”。

面对AI与HPC的严苛需求，存储器技术需同时满足大容量、高带宽、低数据传输能耗三大核心指标。在此背景下，传统计算为中心的架构正加速向存储为中心转型，高密度、低能耗的嵌入式存储器成为技术突破的关键方向。

SRAM：计算场景的“性能基石”

静态随机存取存储器（SRAM）作为高速嵌入式存储器的主力方案，凭借低延迟、高带宽等优势成为寄存器、缓存等关键层级的首选技术。在先进工艺（N3/N2）普及的背景下，SRAM在高性能计算芯片中的用量持续增长，成为提升芯片性能的核心支撑。

然而，随着工艺节点向更先进演进，SRAM面临着面积缩放速度放缓、最小工作电压优化困境等挑战。为应对这些挑战，台积电通过设计-工艺协同优化策略，实现了SRAM的持续缩放。未来，SRAM的发展将聚焦工艺缩放、与3D封装技术结合以及存算一体架构协同等方向。

存内计算，DCiM成主角

存内计算（DCiM）是一场更具颠覆性的架构革命，其核心思想直指“存储墙”的病根：减少不必要的数据搬运。DCiM架构打破了“存储-计算”分离的冯·诺依曼架构，将简单的计算功能直接嵌入到内存阵列中，数据在原地或近旁被处理，极大地节省了能耗和延迟。

相比模拟存内计算（ACiM），DCiM具备无精度损失、灵活性强等明显优势。台积电数据显示，从22nm到3nm，DCiM宏的性能指标实现了数量级的飞跃。DCiM的核心优势体现在灵活性高、计算密度高以及精度灵活与能效比高等方面。

MRAM：非易失性嵌入式存储器的新突破

随着汽车电子、边缘AI等新兴场景的崛起，市场对存储器的需求超越了速度和能效。磁阻随机存取存储器（MRAM）凭借低待机功耗、高密度等核心优势成为eNVM的理想替代方案。

在汽车电子领域，MRAM的速度与robustness支撑OTA更新功能。在边缘AI领域，MRAM支持TinyML等紧凑AI架构。然而，MRAM也存在单位容量成本高等短板。为解决这些问题，台积电通过多重技术优化提升其可靠性。

计算-存储融合：系统级优化的“终极路径”

台积电认为，未来存储技术突破需要走向系统级的计算-存储融合。单一存储技术的优化已难以满足更高带宽密度等系统需求。为此，台积电通过3D封装等技术将存储与计算单元紧密连接实现架构重构。

这种高密度互连带来了缩短数据移动路径、提升带宽密度等诸多优势。通过3D堆叠等技术形成的紧耦合异构集成体将从根本上突破“带宽墙”瓶颈。

存储技术的未来图景

AI计算的未来是一场围绕数据进行的效率革命正推动存储技术进入全维度创新的新时代。

台积电的技术蓝图清晰地描绘了这场革命的路径：以SRAM为缓存层核心保障高速数据访问；以MRAM的多元特性开拓新场景填补非易失性存储的技术空白；以DCiM的架构创新为利器实现存算一体突破能效瓶颈；最终以3D封装等技术实现系统级融合重构存储与计算的连接方式构建出真正能满足AI巨大算力渴求的下一代硬件平台。